Un flip-flop maestro-esclavo o maestro-esclavo J-K, como la mayoría de las funciones lógicas, puede implementarse mediante funciones lógicas comunes al adquirir la configuración básica que se muestra en la figura 1.
Un problema que vemos en los flip-flops R-S es que tenemos una situación "prohibida" que ocurre cuando las entradas R y S suben al mismo tiempo y eso puede llevar el circuito a un estado indeterminado, como ya hemos advertido.
Esta situación ocurre principalmente en aplicaciones de computación y control cuando una parte de la señal de salida se usa para alimentar la entrada.
Esta situación se puede eludir con el uso de una nueva configuración que es precisamente la del flip-flop J-K, que analizaremos a continuación.
Luego comenzamos con las entradas para este tipo de flip-flop. Podemos tener cuatro combinaciones posibles para las señales aplicadas a las entradas J y K, como se muestra en la tabla a continuación.
J K
0 0
1 0
0 1
1 1
Veamos cada uno de ellos:
a) J = 0 y K = 0
Cuando la entrada del clock (CLK) pasa por una transición negativa, el flip-flop de la señal mantiene su condición original sin cambiar su estado.
b) J = 1 y K = 0
Cuando la entrada del clock (CLK) pasa por una transición negativa, el flip-flop está "configurado". Si ya está configurado, permanece en esta condición.
c) J = 0 y K = 1
Cuando la entrada del clock (CLK) pasa por una transición negativa, el flip-flop se "reinicia". Si ya está en esta condición, permanece.
d) J = 1 y K = 1
En esta condición, al recibir una transición negativa en la entrada del clock (CLK), el flip-flop cambia de estado (TOGGLE) (*). Si está configurado, se restablece y si se restablece, está configurado.
Podemos elaborar la tabla de verdad en la figura 2 para indicar lo que sucede con este flip-flop.
Como en otros flip-flops, también podemos incluir las entradas PRESET y CLEAR en este circuito, que será como se muestra en la figura 3.
En la figura 4 se muestra una tabla de verdad que incluye las entradas PRESET (PR) y CLEAR (CLR).
Una mejor manera de analizar el funcionamiento de este circuito es a través de un diagrama de tiempos, en el que observamos las formas de onda en los diversos puntos de entrada y salida. Este diagrama de tiempos para el flip-flop J-K se muestra en la figura 5.
Analicemos algunas partes importantes de este diagrama que muestran lo que sucede:
a) En este momento, CLR y PR están en el nivel bajo, Q y / Q están en el nivel alto, lo cual es una condición no permitida.
b) Se aplica la señal PR, que, al pasar a un nivel alto, hace que se reinicie el flip-flop.
c) Aplicar un pulso a la entrada CLR, que va al nivel alto, y el PR que va al nivel bajo, ahora hace que se establezca el flip-flop.
d) CLR y PR se mantienen al más alto nivel a partir de este momento. Con J = 0 en esta sección y K subiendo, el flip-flop se reiniciará en la próxima transición negativa de la señal del clock.
e) Aún con CLR y PR en el nivel alto (esta condición continuará de ahora en adelante), y la salida J = 0 yk = 1, el flip-flop permanece restablecido.
f) Con J = 1 y K = 0, el flip-flop se establece en la siguiente transición del pulso del clock.
g) Con J = 1 y K = 0 no hay cambios de estado.
h) Con J = 1 y K = 1 en la siguiente transición del pulso del reloj, el flip-flop cambia de estado (complemento o "alternar"). Si se reseca, como en este caso, se establece.
i) Manteniendo j = 1 y K = 1 con una nueva transición de pulso de clock, el flip-flop cambia de estado nuevamente, es decir, se complementa.
Tenga en cuenta que cuando las entradas J y K están en el nivel alto, el circuito se comporta como un disparador, cambiando de estado con cada transición negativa del pulso del clock.